Terasic社高速PCB検証技術(28nm FPGAを応用したPCBでの効果的解析手法）

高速回路解析、理論、およびシミュレーション技術が進歩し、設計実績や経験を蓄積することで現在の
多層基板では10Gb/s以上の伝送路動作が可能になっています。そして北米やヨーロッパのベンダーがその
解析手法やシミュレーションツールの市場を占めています。残念ながらアジアではこのニッチマーケットに
おいて、北米やヨーロッパのベンダーと競争できるベンダーが存在しません。
一方、TSMC、UMC、等の半導体ファンドリは、 FPGA開発の急速なブレークスルーを経験し、テクノロジ
ノードの90nmから28nmへの微細化、 IOスピードの10Gb/sから 30Gb/sの高速化を実現しており、精密な
FPGAハードウェアシステムとプリント基板設計への要求が日増しに高まっています。


　　図1 　Terasicが開発した40nm Stratix IV FPGAボード（米国航空産業向け）

2005年、アルテラ社の最新FPGAシステム設計および製造が当社Terasic　Technologies社に移管されました。
そして2009年、当社は当時最先端の40nm Stratix IV FPGAシステムとプリント基板シミュレーションを
米国の航空宇宙産業機器トップメーカーに向けて提供しました。現在、そのシステムは要求されるすべての
ファンクションテストを完全にクリアしています。図1は22層プリント基板に実装されてたシステム外観です。
サイズは38.2 cm x 23.3 cm。このシステムは航空宇宙産業での研究開発および応用技術プロジェクトにおけ
るプラットフォームになりました。 この記事では開発プロセスの詳細とプリント基板設計上の課題克服につ
いて説明していきます。

40nmノード以降のFPGAを実装する高速システムを開発する場合、開発者は様々な設計上の障害を
克服するために、SPICEを始めとする検証ツールを使用して、シグナルインテグリティ（SI）問題
を解決しながらら高速PCB基板を設計する必要があります。具体的な問題解決を通じて、開発者は
部品を最適化しながら、層構成、絶縁材料、ケーブルトポロジー、ケーブル長、ケーブル幅、
インピーダンスマッチング部品、等々とのトレードオフを図ります。大抵のSI問題については、シミ
レーション結果を反映した設計を進めることで解決が図れます。図2はインピーダンスマッチング部品
がDDR3グラウンド信号に及ぼす影響についてのシミュレーションを実行した結果です。シミュレーション
により、終端抵抗を使うことで、どの程度オーバーシュートやアンダーシュートを抑制する
ことができるのかについて検証することができます。


図2 　DDR3 Memory Simulation Result

10Gb/sの転送速度を達成するために、サブストレートでの絶縁伝送損失を考慮しなければなりません。
当社ではSPICEを適用し、基板材質が損失に及ぼす影響を検証します。図3は長さ10インチの伝送路上に
おける10Gb/sの信号を伝送した場合のアイダイアグラムです。10Gb/s以下のスピードにおいては、
低損失タンジェント材料を選択し絶縁損失を最小化するという対策に加え、ビアや表面実装部品（SMT)
パッドといった、素材の変質部分での抵抗の不安定なエリアを避けて配線するといった対策を
講じています。


図3 　Eye Diagram Result

Through-hole Loss

ビア損失は、それぞれのスルーホール形状、たとえば大きさ、パッド形状、スルーホール長（ブラインド
ビアを含む）、スタブ、配線層、等々に依存します。これらの要素はすべて信号損失に影響します。
パッドを使用しない、あるいは寄生キャパシタンスの影響を削減するためにより大きなアンチパッド
を使用することなくスルーホールからの損失を最小化する方法については、何通りかが考えられます。
伝送路は外層に配線する必要があります。あるいはブラインドビアや裏面ドリルを使用することが
スタブや信号の反射を抑えます。グラウンドリターンビアが使用され、PCB層間を高速で信号を伝送する
信号ビアに接近している場合、リターン電流は一つの面から別の面にスムーズに伝送されます。
図4はトップ層から内層の信号を伝えるビアを形成するビア・スタブ効果を示してます。

　　　　　　　　　　　　　　　図4 　ビア・スタブ効果

SMT Pad Loss

FPGAのマルチギガビット伝送でよく適用される部品はDCブロックキャパシタ、高速コネクタ、
そしてPCIexのエッジコネクタです。差動信号がSMTパッド上でこれらの部品を通過する場合、
銅SMTパッドの幅は差動信号の通過幅よりも広くなります。幅のミスマッチはインビーダンス値の相違に
繋がります。幅の狭いパスは高インピーダンスとなり、一方、幅の広いSMTパッドは低インピーダンスと
なります。インピーダンスマッチのためには別の手法を考えて、SMTパッド抵抗を合わせる必要が
あります。図5に実際の配置を示します。.
抵抗値に影響を与える要素として、線幅、配線層-銅リファレンス層間の距離に加えて、絶縁体の
許容値や配線層内の銅の厚みがあります。PCBの構造が決定されると、変更可能な要素は配線層-銅
リファレンス層間の距離のみです。当社では配線層のリファレンスを2層目の銅層に形成することを
試みています。それは配線と銅間の絶縁層を増大し、抵抗値を上げることになります。そのように
してSMTパッド下の1層目の銅層を引き?がし抵抗値を増大させます。これで最終的にトレース幅の
インピーダンスマッチを行います。図5が実際の配置となります。

　　　　　　　　　　　　　　　図5 　配置とインビーダンス変更

ここで紹介したPCBアーキテクチャのすべてが高速伝送路設計を理解することに役立つことでしょう。
これらのすべてを理解するために、シミュレーションモデルが確立され、検証されることで、SI
問題を抑える解析が求められます。設計の方法論を確立することで、当社では複雑なシステム
およびPCBボードを適切に、かつワンパスで設計します。設計の方法論が確立できたことでことで、
過去に経験してきた試行錯誤のPCB設計手法からの脱却を図ることができたのです。